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① Instruction fetch step (IF) ② Instruction decode/register fetch step (ID) ③ Execution/effective address step (EX) ④ Memory access (MEM) ⑤ Register write-back step (WB) XXX sw는 register에 값을 쓰지 않습니다. sw의 datapath에서 Corrected datapath를 필요로 하지 않습니다. https://yyyeji.tistory.com/283 [MIPS] Corrected Datapath란? Corrected Datapath 란? Pipelining을 할 때 한 instruction이 시작하면 다음 instruction이 그대로 시작을 하게 됩니다. 여..

① Instruction fetch step (IF) ② Instruction decode/register fetch step (ID) ③ Execution/effective address step (EX) ④ Memory access (MEM) ⑤ Register write-back step (WB) lw의 datapath에서 Corrected datapath를 필요로 합니다. https://yyyeji.tistory.com/283 [MIPS] Corrected Datapath란? Corrected Datapath 란? Pipelining을 할 때 한 instruction이 시작하면 다음 instruction이 그대로 시작을 하게 됩니다. 여기서 5번째 clock cycle을 보면 WB 단계는 regi..

① Instruction fetch step (IF) ② Instruction decode/register fetch step (ID) ③ Execution/effective address step (EX) ④ Memory access (MEM) XXX R-type은 Memory access를 하지 않습니다. ⑤ Register write-back step (WB) R-type의 datapath에서 Corrected datapath를 필요로 합니다. https://yyyeji.tistory.com/283 [MIPS] Corrected Datapath란? Corrected Datapath 란? Pipelining을 할 때 한 instruction이 시작하면 다음 instruction이 그대로 시작을 하게 ..

Pipelining Step ① Instruction fetch step (IF) ② Instruction decode/register fetch step (ID) ③ Execution/effective address step (EX) ④ Memory access (MEM) ⑤ Register write-back step (WB) Q) 어떻게 만들어졌나? A) 같은 instruction 길이, 조금의 instruction format,memory access는 조금만. 5개의 step을 그림으로 살펴보겠습니다. • Single clock datapath를 기본으로 제작했습니다. • Single clock datapath와 다른 점은 중간중간 register가 존재한다는 점입니다. ◡̈

하나씩 실행하는 Sequential Execution ① Single clock cycle https://yyyeji.tistory.com/215 [MIPS] Single clock cycle 이란? CPU를 제작할 때 instruction이 결정되면 datapath와 control unit이 결정됩니다. 이때 한 instruction이 실행되는 clock의 cycle 횟수를 뜻합니다. ① Single clock cycle → Instruction이 실행되는데 1 clock cycle만 필요 yyyeji.tistory.com ② Multi clock cycle https://yyyeji.tistory.com/260 [MIPS] Multi Clock Cycle Single clock cycle의 단점을 보..

MIPS는 CPU의 Pipelining을 통해 성능을 높이고자 했습니다. Instruction이 한 Clock 당 하나씩 실행되는 것이 아니라 동시에 실행된다면 execution 시간이 줄 수 있지 않을까해서 나온게 Pipelining입니다. Pipelining은 instruction이 동시에 실행됩니다. Instruction 실행되는 시간이 얼마나 빨라지는지 확인해 봅시다. 용어 (Terminalogy) ① Latency - 일을 할 때 걸리는 시간 ② Throughput - 어떤 단위 시간 동안에 얼마나 일을 했는지 ③ SpeedUp - 속도 증가(능률 증가) Single Clock Cycle • Time taken: 8 • Latency: 2 • Throughput: 1 (2 hours), 1.5 ..

Single clock cycle의 단점을 보안한 clock cycle입니다. single clock cycle의 의문점은 ① Floating point처럼 복잡한 지시는 어떻게 해결할까 ? ② 같은 기능을 하는 하드웨어가 많이 필요할까 ? 입니다. 그렇게 나온 해결책이 MULTI-Clock-Cycle 입니다. Multi-clock-cycle은 하드웨어를 줄인 finite state machines을 사용합니다. - ALU(Arithmetic Logic Unit for Calculation, Adder for PC) - Memory(Instruction memory, data memory) - Register(Instruction register, Memory data register, A, B, ALU..

↓↓↓ BEQ Control unit ↓↓↓ • RegDst(Register Destination) - X beq instruction format은 register에 값이 저장되지 않기 때문에 어떤 값이 들어오든 상관 없습니다. • RegWrtie(Register Write) - 0 Register에 값이 저장할 필요가 없기 때문에 MUX의 값을 0으로 발생시켜야 됩니다. • ALUSrc(ALU Source) - 0 ALU에서 필요한 두 번째 source가 register에서 읽어진 값이기 때문에 MUX의 값을 0으로 발생시켜야 됩니다. • ALUop(ALU operation) - sub 첫 번째 source와 두 번째 source을 빼야되기 때문에 ALUop를 sub 값으로 발생시킵니다. • MemW..