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[MIPS] lw Datapath (Pipelining) 본문

Computer architectures

[MIPS] lw Datapath (Pipelining)

YEJI ⍢ 2022. 11. 27. 22:49
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① Instruction fetch step (IF)

 

 

② Instruction decode/register fetch step (ID)

 

 

③ Execution/effective address step (EX)

 

 

④ Memory access (MEM)

 

 

⑤ Register write-back step (WB)

lw의 datapath에서 Corrected datapath를 필요로 합니다.

https://yyyeji.tistory.com/283

 

[MIPS] Corrected Datapath란?

Corrected Datapath 란? Pipelining을 할 때 한 instruction이 시작하면 다음 instruction이 그대로 시작을 하게 됩니다. 여기서 5번째 clock cycle을 보면 WB 단계는 register에 값을 써야되는 상황이고, ID 단계를 regist

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