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[MIPS] Pipelining Control Signal 본문

Computer architectures

[MIPS] Pipelining Control Signal

YEJI ⍢ 2022. 11. 27. 23:36
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Pipelining 5 Step

IF ID EX MEM WB

 

 

 

Pipelining에서는 control signal을 ID step에서 모두 발생시킵니다.

 

각각의 Step에서 쓰이는 control signal들만 쓰이고, 안 쓰인 control signal은 forwarding 시킵니다.

 

 

IF - Instruction fetch

ID - Instruction decode

EX - Exectue

MEM - Memory access

WB - Write back

 

 

 

◡̈

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