YYYEJI

cache에서 miss가 일어났을 때 어떤 값이 새로운 data로 변경되어야 되는지에 대한 이론입니다. ① Random 랜덤으로 값을 replace 합니다. ② FIFO 가장 먼저 들어온 data가 replace 됩니다. problem - 가장 먼저 들어왔지만 자주 사용되는 data일수도 있음. ③ LRU(Least Recently Used) 가장 최근에 사용되지 않은 data가 replace 됩니다. (자주 사용되는 이론입니다.) ④ LFU(Least Frequently Used) 가장 reference가 적은 data가 replace됩니다. problem - 늦게 들어와서 reference 횟수가 적은 것일수도 있음 ◡̈

하나씩 실행하는 Sequential Execution ① Single clock cycle https://yyyeji.tistory.com/215 [MIPS] Single clock cycle 이란? CPU를 제작할 때 instruction이 결정되면 datapath와 control unit이 결정됩니다. 이때 한 instruction이 실행되는 clock의 cycle 횟수를 뜻합니다. ① Single clock cycle → Instruction이 실행되는데 1 clock cycle만 필요 yyyeji.tistory.com ② Multi clock cycle https://yyyeji.tistory.com/260 [MIPS] Multi Clock Cycle Single clock cycle의 단점을 보..

Edge triggered 실행방법 ① State element의 값들이 읽는다. ② Combinational logic을 통해서 값들이 흘러간다. ③ Clock이 1일 때, 새로운 값들이 state element에 업데이트된다. • 어떤 값이 f.f에 쓰여지기 위해 state element(f.f) 전에서 대기하고 있다. • Clock이 1로 바뀌면 값들이 state element에 저장된다. • Combinational logic의 영향을 받은 값들이 그대로 흘러서 f.f 전에 새로운 값들이 대기하고 있다. Cycle time • Cycle time ↓, Frequency ↑, Execute time ↓ • Cycle time ↑, Frequency ↓, Execute time ↑ Note) Cloc..

** C code를 기준 ** 아래 코드를 MIPS assembly code로 변환해 보겠습니다. #include int main(void){ int i = 1; int sum = 0; int n = 15; while(in) goto exit div $t0, $t2 # hi = i/3 mfhi $t3 # t3 = hi bne $t3, $zero, loop # if (t3 != 0) goto loop add $t1, $t1, $t0 # sum += i j loop exit: li $v0, 4 la $a0, str1 syscall li $v0, 1 add $a0, $zero, $t1 syscall .end .text 코드를 하나하나 살펴보면 main: addi $t0, $zero, 0 # i = 0 addi..

간단하게 register에 대해서 설명해 드리겠습니다. Mip에서의 resister model입니다. (간단하게 그려놓은 모습입니다.) 0 $ zero constant 0 1 $ at reserved for assembler 2 $v0 return values 3 $v1 4 $a0 arguments 5 $a1 6 $a2 7 $a3 8 $t0 temporary ... 15 $t7 16 $s0 permanent ... 23 $s7 24 $t8 25 $t9 26 $k0 27 $k1 28 $gp global pointer 29 $sp stack pointer 30 $fp frame pointer 31 $ra return address 0~1은 compiler에서 신경쓰는 부분이기 때문에 우리는 신경쓰지 않아도 ..